今回も引き続き「DVConステアリングTG」からお届けします。
DVCon Japanの詳細はこちらです。
DVCon Japan 2023 – 実行委員会メンバーはドキドキしている！
来る6月22日（木）、川崎市産業振興会館にてDVCon Japan 2023が開催されます。DVConはDesign & Verification Conferenceの略称で、Accellera Systems Initiativeがメインスポンサーとなり、日本国内では情報処理学会-SIGSLDM(SIG-System & LSI Design Methodology)、IEEE CEDA All Japan Joint Chapter、そして一般社団法人電子情報技術産業協会による協賛のもとで開催されます。
DVCon Japan 2023のロゴ
今年のDVConは午前中の基調講演やAccellera Overviewのセッションに続いて、8セッションのチュートリアル、１２セッションの論文発表が３トラック並行して行われ、さらに午後からは展示会も開催されます。また夕方からはネットワーキングを目的とした懇親会／展示会も用意されています。
DVCon Japanは2022年に第一回が開催されましたが、コロナ禍の影響でオンライン開催とオンデマンド視聴でした。オンライン開催はJEITA - 電子情報技術産業協会のスタジオから無事に配信することができました。つまり今年のDVCon Japan 2023は国内開催のDVConとしては初めての会場での対面開催となります。実際にお客様を前にしての総合司会や論文発表でのセッションチェアの役割はもちろん、各会場でのPC設営と音響設定、200人を超えると予想されるお客様を誘導し、ランチの準備や懇親会の準備、後片付けまでをこなさなくてはいけません。現在、実行委員会のメンバーはその準備に追われ、実は相当ドキドキしています。ご参考までに実行委員会メンバーの普段の顔写真は、こちらから見ることができます。
標準規格に関するチュートリアルの予備知識
もう１つ、別の意味でのドキドキ感があります。それは８セッションのチュートリアルの中でも、日頃からあまり接する機会がない、Accellera標準やIEEE標準について学ぶことができる３つのセッションが提供できるということです。ここでは、そのセッション受講前の予備知識についてご紹介します。
- Portable Test & Stimulus Standard
これは通常PSSと呼ばれており、Accelleraの標準です。SoCやASIC、FPGAなどのテストシナリオに関する標準です。どうやってテストするかより、何をテストするかに注目します。SoCに含まれるリソースを考慮し、例えばUSBでデータを受取り一度メモリに蓄積し、DMAチャンネルがデータをコピーして画像プロセッサに渡す、といった一連のテストシナリオについて考えます。ここで重要なのはUSB、DMA、画像プロセッサというリソースが扱えるデータタイプは何か、データフローはバッファ型かストリーム型か、DMAチャンネルは他のリソースと共有するのか占有するのかなどを制約として指定すると、その制約を守った「リーガルなテスト空間」にあるすべてのテストシナリオをグラフ展開し、スケジュールし、生成してくれます。テストを記述するというよりは制約ベースで合成するという表現が正しいでしょう。DMAチャネルを使わずにCPU上の実行命令がメモリに取込み、そこから画像プロセッサに送るという別にシナリオがリーガルであれば、それも生成してくれます。
PSSは2018年6月26日に「PSS Language Reference Manual 1.0」をリリースして以降、2019年2月25日には0a、2021年4月14日には2.0をリリースし、現在は2.1に向けた標準化作業が進んでいます。ただ今回の改訂ではあまりにも大きな仕様変更をしているため、ひょっとするとV3.0という版名になるかも知れません。その大きな仕様変更は、DVCon Japan 2023のチュートリアルで知ることができます。
- IP-XACT
2010年4月、SPIRITコンソーシアムはAccellera Systems Initiativeと統合しました。SPIRITはもともとIPの運用を促進するIP-XACTの策定を進めており、当時すでにIEEEのコーポレートメンバーとなっていたAccelleraとの統合は、その後のIEEE標準化の加速にもつながっています。
IP-XACTは、IPを再利用する際に、IPの構成方法やインタフェース、コンフィギュレーション、レジスタマップなどがIP提供者によってまちまちで、多くのドキュメントを読んで使用するプロセスにはヒューマンエラーが介在しやすく、IP再利用で期待される生産性向上にブレーキをかけてしまう課題に対応しようとするものです。IP統合に関する要素を標準化し、メタデータとしてXML表記することで、ツールやスクリプトによる自動化を促進し、ひいてはIPの再利用性やSoC統合を容易化することが趣意です。
IP-XACTはIEEE-1685として2009年に標準化され、その後2014年に改訂されています。Accelleraに設置されたIP-XACTのワーキンググループでは、IEEE標準に対する捕捉的なユーザーガイドを作成したり、ベンダー固有の拡張機能などを策定したりしてきました。またIP-XACTの標準をさらに改善し、IP統合だけでなく早期プロトタイピング、機能検証、パワー解析、AMS、デバッグなどへの対応を議論してきました。このような活動の結果、期待されているものがIEEE-1685 2023年版としてリリースされる予定です。DVCon JapanではIP-XACTの基本的な情報も復習しつつ、2023年版リリースでどのような変更がされるかについてもお伝えする予定です。
- UVM ― pyuvm
UVM – Universal Verification MethodologyはもともとAccelleraで標準化された検証メソドロジで、制約付きランダム検証、カバレッジドリブン検証を実現するためのAPI群およびクラスライブラリで、IEEE 1800 – SystemVerilogにより実装されていました。その後、UVMがIEEE標準となる際に、IEEE 1800.2 UVMではAPIの仕様のみを扱い、APIの実装部分は標準化の対象とはなりませんでした。この移管後、AccelleraのUVMワーキンググループからは、IEEE 1800.2のリファレンスライブラリという位置付けで、SystemVerilogによるクラスライブラリ実装を提供することになりました。
この変更により、UVMはSystemVerilog実装でなくても良いため、例えばSystemCワーキンググループではシステム開発から半導体検証への流れを滞りなくすることを目的として、SystemC実装のUVM互換ライブラリに着手しています。同じように、UVMをPythonで実装しようとするオープンソースのプロジェクトも登場しました。もともとcocotbというHDLシミュレータとのコ・シミュレーション実現の関数ライブラリがあり、これを活用してpyuvmとしてUVM実装ライブラリが提供されています。
すでにSystemVerilogでのリファンレンス・ライブラリが存在するのに、なぜPythonなのか、また実効性はあるのかなどについても解説される予定です。
川崎市産業振興会館 – 外観
DVConは米国では4日間で$695、ヨーロッパでは2日間で€300ですが、国内では1日ですが￥3,000-で開催します。DVCon Japan 2023への参加登録やプログラムについてはhttps://www.dvcon-jpn.org をご参考にしてください。半導体の上流設計と機能検証に関する最新情報やベストプラクティスを学び、ぜひ懇親会で乾杯しましょう。皆様の積極的なご参加をお待ちしております。
（EE Tech Focus合同会社 / 三橋明城男）
今回は「DVConステアリングTG」から、いつもの活動報告と少し雰囲気の違うものをお届けします。
DVCon Japan開催にはすごい歴史があった！
ASICやFPGAの論理設計、論理検証にはVHDLやVerilogHDL、SystemVerilogといった標準言語は欠かせませんが、それ以外にもUVM、SystemC、PSS、PSL、UPF、IP-XACTなど、多くの標準言語や標準ライブラリを活用しなくてはならなくなってきています。同時にEDAツールもシミュレーションや論理合成、リント、フォーマル検証、CDC検証、エミュレータなどの活用が進んでいます。開発対象のアプリケーションの特徴や仕様に合わせて標準言語や標準ライブラリ、EDAツールを適切な工程で効果的に使うことは、プロジェクトの成否を左右すると言っても過言ではないでしょう。
DVConはDesign & Verification Conferenceというカンファレンスで、まさにこの点に焦点を当てて開催されています。
米国でのDVCon開催の様子
DVConは１年に１回開催されており、米国のサンノゼで2023年2月27日から3月2日まで4日間に渡って開催されたDVCon US 2023は、なんと20回目を迎えました。ここでDVConやDVConのメインスポンサーとなっているAccellera Systems Initiativeという組織を含め、その歴史を紐解いてみましょう。
1987年12月10日、VHDLはIEEE-1076として標準化されました。この時代は回路図入力が全盛の時代でした。そのような時代にあってVHDLの役割はシステムの仕様を明確にドキュメント化する目的で標準化されました。しかしシステムの仕様書がそのまま実行できるメリットを享受できるVHDLシミュレータが登場し、その活用ノウハウや、後に論理合成の記述スタイルなどに関するノウハウを共有する目的でVUG = VHDL User Groupが設立され、カンファレンスが開催されました。これを主導していたのはVI = VHDL Internationalという組織です。
一方でVerilogは1984年に開発されたベンダーの独自言語でしたが、回路図入力から言語設計へと移行する中で、すでにシミュレーション言語として多くのユーザーがいました。言語戦争とも言われた時代においてIEEE標準かどうかが言語選択の大きな要素となり、OVI = Open Verilog Internationalという組織がIEEE標準化に取組み、1995年にIEEE-1364として標準化されました。
その後、VHDLとVerilogを混在させてシミュレーションできるツールがリリースされ、両言語の資産を流用できるようになると、両陣営の統合へと動きが進み、両陣営のユーザーグループが統合され、カンファレンスもHDL Conとして開催されました。ここで認識された問題が標準化に要する時間です。すでに使用実績があった言語にも関わらず、IEEE標準としてリリースされるまで数年を要しており、これでは半導体の進歩のペースに追従できないのではないかという懸念を残しました。
そこでIEEEにおける標準化ペースを加速（アクセラレート）しようと設立された標準化団体がAccelleraです。その後にOSCIやSPIRITなど他の団体を巻き込み、現在はAccellera Systems Initiative™️となっています。Accelleraの枠組みで標準化活動を策定し、それをIEEEに寄贈（donation）することで加速していきました。Accellera設立以降、さまざまなIEEE標準が策定されていることが分かると思います。
さらにAccelleraでは、Accellera標準やIEEE標準をプロモーションするべく、従来のカンファレンスを新ためDVConという名称で2003年に開催し、それ以降20年にわたって開催してきました。
また国際的な広がりも見せていて2014年からはヨーロッパとインドでの開催が始まりました。ヨーロッパはドイツのミュンヘンが、インドはバンガローが開催地になっています。また2017年からは中国の上海でも開催が始まっています。COVIDの影響を受けてオンラインで開催したり、日程を調整したりしながら現在でも継続しています。
日本では2022年にDVCon Japan 2022としてオンライン開催しました。Accelleraチェアによる標準化活動のアップデート、東京大学 d.labのセンター長を務める黒田忠広教授による基調講演で始まり、Accellera標準のPortable Test and Stimulus標準のユーザー事例やフォーマル検証によるサインオフ、UVMによる簡単なレジスタアクセス、低消費電力設計など、多岐に渡って論文発表とチュートリアル講演が実施されました。
DVCon Japan 2023は川崎市産業振興会館を会場とした開催の企画が進行中です。是非ともDVCon JapanのWebサイト – www.dvcon-jpn.orgをご確認の上、論文投稿やチュートリアル投稿、もしくはスポンサーになるなど、皆様からの積極的なご参加を期待しています。
（EE Tech Focus合同会社 / 三橋明城男）
2023年3月3日(金）
LPBフォーラム 2022 開催
日時 : 2023年3月3日（金）13:30~17:00
会議方式：Hybrid(リアル＆Webex)開催
会場：大手町フォーストスクェアカンファレンス
大手町ファーストスクエアカンファレンス｜東京・大手町からアクセス最高の貸会議室 (1ofsc.jp)
〒100-0004 東京都千代田区大手町 1-5-1 ファーストスクエア イーストタワー2F
参加費用：無料
参加申し込み： LPB フォーラム2022 申込ページ
（メルマガ94号で、「リアル参加ご希望の場合は「その他」欄の”Yes”にチェックしてください」、という記述がありますが、申込ページを改善し、不要となりました。申し訳ありません。）
締め切り：3月2日(木) 17:00
ウェビナー接続先連絡：3月2日(木)
LSI - Package - Board(略してLPB)の協調設計を議論する誰でも参加できるコミュニティーとして開催してきましたLPBフォーラムも15回目を迎えることになりました。
これまでJEITA半導体＆システム開発技術サブコミッティが開発してきましたLPBフォーマットは2016年11月に国際標準IEC 63055/IEEE 2401-2015となり、その後、設計現場への普及により各社で様々な効果が出始め2019年12月にはバージョンアップ版がIEEE 2401-2019として出版されました。また、2020年度よりフロントローディング設計手法を議論するワーキンググループを立ち上がり、モデル べース開発(MBD)のプラットフォーム形成への取り組みによりMBSE活用技術による設計フローの構築のみならずLPBフォーマットを使用した活用事例まで開発しております。それら事例と、協調設計の領域拡張に向けたシステムフロントローディングWGの取り組み、および今年度は電子デバイスモデルDX推進サブコミッティとのリエゾンという形で、これからＪＥＩＴＡ標準を進めている電子デバイスモデルの仕様書標準化について紹介いたします。皆様奮ってご参加ください。
今回は3年ぶりにリアル会場への参加も含めたHybrid形式で実施いたします。LPBを身近に感じ、同じ悩みや課題を持つ方々の間でネットワークを広げて頂く良い機会です。多くの皆様にご参加いただき、有意義な交流の場として頂ければ幸いです。 (さらに…)
