SystemVerilogワーキンググループ

■ 背景と目的

　SystemVerilogは、LSIの設計言語として広く普及していたVerilogHDLを拡張した設計検証言語であり、2005年11月にIEEE 1800-2005として正式に標準化されました。その後、2009年に、IEEE1364(VerilogHDL)を統合し、IEEE1800-2009として、LSI設計にもっとも有効な設計検証言語になりました。 　当時のSystemVerilog-WGは、2003年から2009年までの5年半にわたり活動を続け、この2回の標準化を支援しました。
　2010年より、米国IEEEp1800-WGは、2012年の標準化(IEEE1800-2012)をゴールとして、SystemVerilogの改訂作業を開始しました。それを踏まえ、2011年1月に、日本の標準化窓口として、SystemVerilog-WGを再結成しました。 　IEEE 1800-2012標準化に向けて、SystemVerilogの言語仕様の改訂内容が日本半導体業界での実用化において技術的な課題のないことの確認、米国IEEEp1800-WGと連携し国際標準化に貢献することを目的としていました。

■活動内容

　IEEE1800-2009は、過去のWGにて詳細検討・標準化承認をしているので本ワーキンググループでは、今回改訂される主要な項目の確認のみ行いました。
　2011年1月と11月に、IEEEp1800-WGとの合同会議を開催しました。我々は、この改訂作業の過程を、IEEEp1800-WGのデータベースやメーリングリストを通じてウォッチし、必要に応じて改訂内容についての技術的な検討・議論を行いました。
　最終的に、IEEE-SAメンバーとして、2012年の標準化承認のための投票に参画しました。そして、3月末にワーキンググループの活動を終了させました。